招聘岗位：
模拟电路设计工程师2人，硕士及以上学历，电子工程相关专业，有相关课程知识及项目经验，有以下单项或多项设计经验者优先：VCO,PLL,DLL,Pclex,USB,SATA,LVDS,HDMI,displayport,DDR PHY,high-speed SAR ADC,etc。
版图设计工程师2人，本科及以上学历，电子工程或器件物理学等相关专业；熟悉Unix/Linux操作系统，掌握Synopsys/Cadence/Mentor等EDA软件工具及开发流程，擅长Perl/Tcl/Shell语言者优先。
核心数字IP设计/验证工程师2人，硕士及以上学历，计算机科学或电子工程相关专业。有相关集成电路设计/验证工作（包括课程项目）经验，由人工智能，深度学习，视频编解码或图形图像处理模块设计经验者优先，并且中英文沟通顺利。
数字电路后端设计工程师1人，硕士及以上学历，电子类相关专业，负责数字设计的后端实现，包括布局布线，功耗和时钟树综合。同时和前端工程师紧密合作以优化时序/面积/功耗，并进行静态时序分析，优化和验证流片的版图（包括寄生参数提取，ECO,DRC,LVS)，电压降分析和优化，寄生参数的优化和芯片尺寸的优化。静态时序分析以及时序修正、形式验证，有后端布局布线并成功流片经验的优先，有Synopsys 或 Cadence 后端实现工具和流程经验的优先，熟悉一种或多种脚本语言(Perl,TCL或Shell)的优先。
公司官网：www.verisyno.com
联系方式：周女士13865933199
电子邮箱：xiufen.zhou@verisyno.com；vicky.wang@verisyno.com
邮件主题：应聘职位+姓名+毕业院校名称+专业名称
公司地址：合肥市高新区创新产业园二期J2栋A座20层